ST, 32nm 설계 플랫폼 시연

[산업일보]
고성능 시스템온칩 (SoC) IC의 세계적 선도기업인 ST마이크로일렉트로닉스 (www.st.com, 한국 지사장 강성근)는 네트워킹 애플리케이션용 첨단 ASIC (application-specific integrated circuit)을 설계하고 개발하기 위한 32nm 기술 플랫폼을 본격적으로 공급한다고 밝혔다.

ST의 32LPH (Low-Power High-performance) 공정 기술을 채택한 이 새로운 32nm SoC 설계 플랫폼의 핵심은 32nm '벌크' 실리콘으로 구현한 업계 최초의 SERDES (Serializer-Deserializer, 병렬-직렬 송신회로) IP이다.

200mm2 이상의 대형 ASIC 설계를 지원하는 ST의 새로운 32nm 32LPH ASIC 설계 플랫폼은 고성능, 높은 복잡성, 낮은 전력 소비, 기능 블록당 낮은 실리콘 면적 등의 전례없는 성능의 조합을 구현하였다. 이 플랫폼은 엔터프라이즈 스위치, 라우터, 서버 등의 고성능 애플리케이션과 광 교차 접속 및 무선 인프라 애플리케이션에 이용되는 차세대 네트워킹 ASIC의 설계 시간을 단축하도록 설계되었다.

ST의 그룹 부사장겸 네트워킹 및 스토리지 부문 총괄 본부장인 리카르도 페라리 (Riccardo Ferrari)는 "ST는 32LPH 플랫폼을 도입함으로써, 갈수록 높아지는 성능 요구를 충족하면서도 매우 까다로운 전력 소비 및 실리콘 통합 성능을 발휘하는 고집적 ASIC이 필요한 통신 및 인프라 애플리케이션용 차세대 장비를 실현하고 있다. 현재 고객들이 이 플랫폼에 높은 관심을 보이고 있으며, 이미 주요 디자인에 채택되고 있다"고 설명했다.

ST의 32LPH 프로세스 기술을 채택한 최초의 ASIC 시제품은 2011년 상반기에 선보인 뒤, 양산은 2011년 하반기에 시작될 예정이다.